TSMC의 2나노 계획, 2025-2026년 N2공정의 적용 계획에 대해 알아보자
TSMC가 2025~2026년과 그 이후를 목표로 삼은 N2공정, 즉 2나노 미터 공정 생산에 대한 계획을 발표 했습니다. N2 공정에는 후면 전원공급을 하는 N2P, 고성능 컴퓨팅 라인업인 N2X이 포함됩니다. 2나노 공정에 대한 계획을 발표하며 TSMC는 미세공정에 대한 주도권을 가져가려는 의지를 보여줬습니다.
TSMC의 2나노 계획, N2 공정
N2는 TSMC 측에서 ‘나노시트 트랜지스터’라 부르는 GAAFET(gate-all-around 트랜지스터)를 쓰는 첫 공정입니다. 이 방식의 트랜지스터는 그 이름 그대로 채널의 4면 모두에 게이트가 있어(all-around) FinFET 트랜지스터보다 누설 전류가 낮고 성능이 높다는 장점이 있습니다. TSMC측은 GAAFET의 도입으로 인해 N2공정 완성 칩의 동일 전력 대비 속도는 10~15% 향상, 동일 속도 대비 전력 사용량은 25~30% 줄어들 것이라 주장합니다.
TSMC측은 2025년에는 대량생산이 가능할 것이라고 보고 있으며, 나노시트 트랜지스터 성능이 대량 생산 진출 2년 전 목표 사양의 80% 이상을 달성하고 있고, 테스트용 256MB SRAM IC의 평균 수율은 50% 이상이라고 밝혔습니다.
TSMC의 2나노 계획, N2P의 후면 전력 공급방식은 2026년에
TSMC는 2026년중에는 N2P 기술을 도입할 것이라 주장합니다. 이 방식은 전원 레일을 후면에 위치시켜 입력/출력단을 전원단돠 분리하며 성능향상과 전력 소비량을 감소시키는 방법입니다. 그리고 당연하게도 시그널 라인과 전원 라인을 분리시켜 이들 간의 상호 간섭을 낮추는 효과도 있습니다.
이 방식을 통해 전력 공급 라인의 저항을 낮추고 트랜지스터 밀도도 높일 수 있을 것으로 기대되며, 이 기술이 도입된다면 여러가지 장점이 있습니다. 디 공정은 2026년에 생산 준비가 모두 끈나게 되므로, 2027년에는 이 기술을 기반으로 한 칩이 소비자에게 전달될 수 있을 것으로 기대됩니다.
TSMC의 2나노 계획, N2X의 고성능 라인업
TSMC는 N2X 공정에 대한 자세한 정보는 공개하고 있지 않습니다. 이 공정은 상대적으로 높은 전압을 인가해야 되는 칩, 또는 고클럭의 작동이 필요한 칩을 생산하는데에 쓰일 것으로 기대되고 있습니다. 고성능의 컴퓨팅이 필요한 칩셋을 제조하는 에이 이 공정기 적용되리라 기대되고 있습니다.